C-spowolnienie

C-slow retiming to technika używana w połączeniu z retimingiem w celu poprawy przepustowości obwodu cyfrowego . Każdy rejestr w obwodzie jest zastępowany przez zestaw rejestrów C (ułożonych szeregowo). Tworzy to obwód z C niezależnymi wątkami, tak jakby nowy obwód zawierał C kopii oryginalnego obwodu. Pojedyncze obliczenie pierwotnego obwodu zajmuje C razy więcej cykli zegara do obliczenia w nowym obwodzie. Spowolnienie C samo w sobie zwiększa opóźnienie , ale przepustowość pozostaje taka sama.

Zwiększenie liczby rejestrów pozwala na optymalizację obwodu poprzez ponowne taktowanie w celu skrócenia okresu zegara obwodu. W najlepszym przypadku okres zegara można skrócić o współczynnik C. Skrócenie okresu zegara obwodu zmniejsza opóźnienia i zwiększa przepustowość. Zatem w przypadku obliczeń, które mogą być wielowątkowe, połączenie spowolnienia C z retimingiem może zwiększyć przepustowość obwodu, przy niewielkim lub w najlepszym przypadku zerowym wzroście opóźnienia.

Ponieważ rejestry są stosunkowo liczne w układach FPGA , technika ta jest zwykle stosowana w obwodach realizowanych za pomocą układów FPGA.

Zobacz też

• Rurociągi
• Procesor beczkowy

Zasoby

• PipeRoute: router obsługujący potokowanie dla rekonfigurowalnych architektur
• Prosta symetryczna wielowątkowość w układach FPGA firmy Xilinx
• Umieszczanie postów C-Slow Retiming dla Xilinx Virtex (.ppt)
• Umieszczanie postów C-Slow Retiming dla Xilinx Virtex (.pdf)
• Eksploracja potokowych połączeń FPGA w stylu RaPiD
• Efektywne czasowo i powierzchniowo dopasowanie wzorców na układach FPGA