Plezjochroniczna hierarchia cyfrowa

Plezjochroniczna hierarchia cyfrowa ( PDH ) to technologia stosowana w sieciach telekomunikacyjnych do przesyłania dużych ilości danych za pośrednictwem cyfrowych urządzeń transportowych, takich jak światłowodowe i mikrofalowe systemy radiowe . Termin plezjochroniczny pochodzi od greckiego plēsios oznaczającego blisko i chronos czas i odnosi się do faktu, że sieci PDH działają w stanie, w którym różne części sieci są prawie, ale nie całkowicie, zsynchronizowane .

Szkieletowe sieci transportowe zastąpiły sieci PDH sprzętem synchronicznej hierarchii cyfrowej (SDH) lub synchronicznego sprzętu sieci optycznej (SONET) w ciągu dziesięciu lat kończących się na przełomie tysiącleci (2000), których pływające ładunki złagodziły bardziej rygorystyczne wymagania czasowe technologii sieci PDH. Tylko w 1998 roku koszt w Ameryce Północnej wyniósł 4,5 miliarda dolarów, s. 171.

PDH umożliwia transmisję strumieni danych, które nominalnie działają z tą samą szybkością, ale pozwalają na pewne wahania prędkości w pobliżu szybkości nominalnej. Analogicznie, dowolne dwa zegarki nominalnie działają z tą samą częstotliwością, przyspieszając o 60 sekund na minutę. Jednakże nie ma powiązania między zegarkami, które gwarantowałoby, że działają one z dokładnie taką samą szybkością, a jest wysoce prawdopodobne, że jeden z nich działa nieco szybciej niż drugi.

Realizacja

Szybkość transmisji danych jest kontrolowana przez zegar w sprzęcie generującym dane. Dopuszczalna jest zmiana szybkości transmisji o ±50 ppm przy 2048 kbit/s (zgodnie z zaleceniem ITU-T). Oznacza to, że różne strumienie danych mogą (i prawdopodobnie tak się dzieje) działać z nieco różnymi szybkościami.

Aby móc przesyłać wiele strumieni danych z jednego miejsca do drugiego za pośrednictwem wspólnego medium transmisyjnego, są one multipleksowane w grupach po cztery. Ponieważ każdy z czterech strumieni danych niekoniecznie działa z tą samą szybkością, należy wprowadzić pewną kompensację. Zazwyczaj multiplekser pobiera dane z 4 przychodzących strumieni danych o szybkości 2,048 Mbit/s i wprowadza każdy z nich do strumienia o szybkości 2,112 Mbit/s poprzez pamięć buforową, pozostawiając szereg stałych przerw w każdej ramce.

Szybkość transmisji danych wynosi zatem 2,112 Mbit/sx (liczba bitów w ramce – liczba przerw)/(liczba bitów w ramce)

To nieco więcej niż 2,048 Mbit/s + 50 ppm. Jeśli dodana zostanie dodatkowa przerwa, będzie ona nieco mniejsza niż 2,048 Mbit/s – 50 ppm. Zatem średnio szybkość transmisji danych może być dokładnie równa szybkości transmisji przychodzącej poprzez dodanie przerwy w niektórych ramkach, a w innych nie. Ta dodatkowa szczelina znajduje się w stałym miejscu w ramie i nazywa się ją „wypychanym bitem”. Jeśli nie zawiera danych (tj. jest luka), jest „wypchany”. Dane z 4 strumieni danych są teraz zawarte w 4 strumieniach danych o szybkości 2,112 Mbit/s, które są synchroniczne i można je łatwo multipleksować w celu uzyskania pojedynczego strumienia o szybkości 8,448 Mbit/s, pobierając 1 bit ze strumienia nr 1, a następnie 1 bit ze strumienia nr 2, następnie nr 3, następnie nr 4 itd. Niektóre ze stałych przerw mieszczą słowo synchronizacyjne, które pozwala demultiplekserowi zidentyfikować początek każdej ramki, a inne zawierają bity kontrolne dla każdego strumienia, które określają, czy bit wypychalny jest wypchany czy nie (tzn. zawiera dane czy nie). Proces można następnie odwrócić za pomocą demultipleksera i wygenerować 4 strumienie danych z dokładnie taką samą przepływnością jak poprzednio. Nieregularność taktowania jest korygowana za pomocą pętli synchronizacji fazowej.

Ten schemat nie pozwala na dodanie bitu wypchanego, gdy tylko jest to wymagane, ponieważ bit wypchany znajduje się w stałym punkcie ramki, więc należy poczekać do przedziału czasowego bitu wypchanego. To oczekiwanie powoduje „jitter czasu oczekiwania”, który może mieć dowolnie niską częstotliwość (tzn. sięgać zera), więc nie można go całkowicie wyeliminować przez efekty filtrujące pętli synchronizacji fazowej. Najgorszy możliwy współczynnik upakowania to 1 klatka na 2, ponieważ daje to teoretyczne 0,5 bita jittera, więc współczynnik uppełnienia jest starannie dobrany, aby zapewnić teoretyczne minimalne jitter. Jednak w praktycznym systemie faktyczną decyzję o wypełnieniu lub nie można podjąć poprzez porównanie adresu odczytu i adresu zapisu pamięci bufora wejściowego, tak aby pozycja w ramce w momencie podejmowania decyzji zmieniała się i dodała drugą zmienną zależną od długości sklepu.

Proces ten nazywany jest czasami „wyrównaniem impulsowym”, ponieważ „wyrównanie” w druku polega na dodawaniu przerw tak, aby każda linia zajmowała całą szerokość kolumny. Uważa się, że ten termin był preferowany, ponieważ „...... napychanie kawałków, które można wypchać”, a „jitter czasu oczekiwania to drżenie, które pojawia się podczas oczekiwania na nadzienie kawałka”, choć technicznie poprawne, brzmi jak pleonazm !

Podobne techniki są stosowane do łączenia razem czterech × 8 Mbit/s, a także upychania bitów i wyrównania ramek, co daje 34 Mbit/s. Cztery × 34 Mbit/s daje 140. Cztery × 140 daje 565.

Niezależne zegary

W sieciach telekomunikacyjnych zegarami niezależnymi są zegary precyzyjne , wolnoobrotowe, umieszczone w węzłach , które służą do synchronizacji .

Zmienne bufory pamięci , instalowane w celu kompensowania różnic w opóźnieniu transmisji pomiędzy węzłami, są wystarczająco duże, aby uwzględnić niewielkie odstępstwa czasowe ( fazowe ) pomiędzy zegarami węzłowymi kontrolującymi transmisję. Czasami ruch może zostać przerwany, aby opróżnić bufory z części lub całości przechowywanych danych .

Zobacz też