Projekt Berkeley IRAM
Projekt Berkeley IRAM był projektem badawczym prowadzonym w latach 1996–2004 na Wydziale Informatyki Uniwersytetu Kalifornijskiego w Berkeley, w ramach którego badano architekturę komputera zapewnianą przez szerokie pasmo między pamięcią a procesorem, które było możliwe, gdy oba są zaprojektowane na tym samym układzie scalonym (chip) . Ponieważ przewidywano, że taki chip będzie składał się głównie z pamięci o dostępie swobodnym (RAM), z mniejszą częścią potrzebną dla jednostki centralnej (CPU), zespół badawczy użył terminu „inteligentna pamięć RAM” (lub IRAM) do opisania chip o tej architekturze. Podobnie jak J-Machine w MIT, głównym celem badań było uniknięcie wąskiego gardła Von Neumanna , które występuje, gdy połączenie między pamięcią a procesorem jest stosunkowo wąską szyną pamięci między oddzielnymi układami scalonymi.
Teoria
Przy silnej presji konkurencyjnej technologia stosowana dla każdego elementu systemu komputerowego — głównie procesora, pamięci i pamięci masowej offline — jest zwykle wybierana w celu zminimalizowania kosztów potrzebnych do osiągnięcia określonego poziomu wydajności. Chociaż zarówno mikroprocesor, jak i pamięć są zaimplementowane jako układy scalone, dominująca technologia używana dla każdego z nich jest inna; technologia mikroprocesorowa optymalizuje szybkość, a technologia pamięci optymalizuje gęstość. Z tego powodu integracja pamięci i procesora w tym samym układzie scalonym została (w większości) ograniczona do statycznej pamięci o dostępie swobodnym (SRAM), którą można zaimplementować przy użyciu technologii obwodów zoptymalizowanej pod kątem wydajności logicznej, a nie gęstszej i tańsza dynamiczna pamięć o dostępie swobodnym (DRAM), która nie jest. Dostęp mikroprocesora do pozaukładowej pamięci kosztuje czas i energię, jednak znacznie ograniczając wydajność procesora. Z tego powodu rozwinęła się architektura komputerowa wykorzystująca hierarchię systemów pamięci, w której pamięć statyczna jest zintegrowana z mikroprocesorem w celu tymczasowego, łatwo dostępnego przechowywania (lub pamięci podręcznej) danych, które są również przechowywane poza chipem w pamięci DRAM. Ponieważ wbudowana pamięć podręczna jest nadmiarowa, jej obecność zwiększa koszty i moc. Celem projektu badawczego IRAM było ustalenie, czy (w niektórych zastosowaniach komputerowych) można osiągnąć lepszy kompromis między kosztami a wydajnością przy architekturze, w której pamięć DRAM jest zintegrowana w układzie z procesorem, eliminując w ten sposób potrzebę nadmiarowa statyczna pamięć podręczna — mimo że zastosowana technologia nie była optymalna do implementacji pamięci DRAM.
Składka
Chociaż można śmiało powiedzieć, że Berkeley IRAM nie zyskał uznania, jakie otrzymał Berkeley RISC , projekt IRAM miał jednak wpływ. Chociaż początkowe propozycje IRAM koncentrowały się na kompromisach między procesorem a pamięcią DRAM, badania nad IRAM zaczęły koncentrować się na zestawach instrukcji wektorowych. Jego publikacje były wczesnymi zwolennikami włączenia przetwarzania wektorowego i zestawów instrukcji wektorowych do mikroprocesorów, a kilka komercyjnych mikroprocesorów, takich jak Intel Advanced Vector Extensions (AVX), następnie przyjęło rozszerzenia zestawu instrukcji przetwarzania wektorowego.
Notatki
- Bowman, N., Cardwell, N., Kozyrakis, C., Romer, C., Wang, H. (1997). „Ocena istniejących architektur w systemach IRAM” First Workshop on Mixing Logic and DRAM, 24th International Symposium on Computer Architecture
- Hennessy, JL i Patterson, DA (2007) Architektura komputerów: podejście ilościowe, wydanie czwarte, Elsevier.
- Kozyrakis, CE, Perissakis, S., Patterson, D., Anderson, T., Asanovic, K., Cardwell, N., Fromm, R., Golbus, J., Gribstad, B., Keeton, K., Thomas , R., Treuhaft, N., Yelick, K. (1997) „Skalowalne procesory w erze miliardów tranzystorów: IRAM” Computer 30 (9) s. 75–78. [1] doi : 10.1109/2.612252 .
- Kozyrakis, C.; Patterson, D. (1998). „Nowy kierunek badań nad architekturą komputerów”, Komputer, 31 (11), s. 24–32. [2] doi : 10.1109/2.730733 .
- Kozyrakis, CE, Patterson, DA (2003). „Skalowalne, wektorowe procesory dla systemów wbudowanych” IEEE Micro '23 ( 6) s. 36. doi : 10.1109/MM.2003.1261385 .
- Patterson, D. (1995). „Mikroprocesory w 2020 r.”, The Solid-State Century: Scientific American Presents, s. 62–67.
- Patterson, D., Anderson, T., Cardwell, N., Fromm, R., Keeton, K., Kozyrakis, C., Thomas, R. i Yelick, K. (1997). „Sprawa inteligentnej pamięci RAM”, IEEE Micro, 17 (2), s. 34–44. doi : 10.1109/40.592312
- Patterson, D., Asanovic, K., Brown, A., Fromm, R., Golbus, J., Gribstad, B., Keeton, K., Kozyrakis, C., Martin, D., Perissakis, S., Thomas, R., Treuhaft, N., Yelick, K. (1997). „Inteligentna pamięć RAM (IRAM): otoczenie przemysłowe, aplikacje i architektury” Proceedings 1997 IEEE International Conference on Computer Design: VLSI in Computers and Processors (ICCD '97), s. 2–7. [3] doi : 10.1109/ICCD.1997.628842 .