Statyczna analiza czasu

Statyczna analiza taktowania (STA) to metoda symulacji obliczania oczekiwanego taktowania synchronicznego obwodu cyfrowego bez konieczności symulacji całego obwodu.

Wysokowydajne układy scalone tradycyjnie charakteryzowały się częstotliwością taktowania , z jaką działają. Pomiar zdolności obwodu do działania z określoną prędkością wymaga możliwości zmierzenia w trakcie procesu projektowania jego opóźnienia na wielu etapach. Co więcej, obliczenia opóźnienia muszą być włączone do wewnętrznej pętli optymalizatorów taktowania na różnych etapach projektowania, takich jak synteza logiczna , układ ( rozmieszczenie i trasowanie ) oraz w lokalnych optymalizacjach przeprowadzanych na późnym etapie cyklu projektowego. Chociaż takie pomiary czasu można teoretycznie przeprowadzić przy użyciu rygorystycznej symulacji obwodu , takie podejście może być zbyt wolne, aby było praktyczne. Statyczna analiza taktowania odgrywa istotną rolę w ułatwianiu szybkiego i dość dokładnego pomiaru taktowania obwodów. Przyspieszenie wynika z zastosowania uproszczonych modeli taktowania i ignorowania logicznych interakcji w obwodach. To stało się podstawą projektowania w ciągu ostatnich kilku dekad.

Jeden z najwcześniejszych opisów statycznego podejścia czasowego został oparty na technice oceny i przeglądu programów (PERT) w 1966 r. Bardziej nowoczesne wersje i algorytmy pojawiły się na początku lat 80.

Zamiar

W synchronicznym systemie cyfrowym dane powinny przemieszczać się w jednym kroku , posuwając się naprzód o jeden stopień z każdym taktem sygnału zegara . Jest to wymuszane przez elementy synchronizujące, takie jak przerzutniki lub zatrzaski , które kopiują swoje dane wejściowe na swoje wyjścia, gdy zegar tak poinstruuje. W takim systemie możliwe są tylko dwa rodzaje błędów czasowych:

Naruszenie maksymalnego czasu , gdy sygnał dociera zbyt późno i nie trafia w czas, w którym powinien przejść. Są one powszechnie znane jako naruszenia/kontrole konfiguracji, które w rzeczywistości są podzbiorem naruszeń maksymalnego czasu obejmujących przesunięcie cyklu na ścieżkach synchronicznych.
Przekroczenie czasu Min , gdy sygnał wejściowy zmienia się zbyt szybko po aktywnym przejściu zegara. Są one bardziej znane jako naruszenia/kontrole wstrzymania, które w rzeczywistości są podzbiorem naruszeń minimalnego czasu w ścieżce synchronicznej.

Czas nadejścia sygnału może się różnić z wielu powodów. Dane wejściowe mogą się różnić, obwód może wykonywać różne operacje, temperatura i napięcie mogą się zmieniać, a także istnieją różnice produkcyjne w dokładnej konstrukcji każdej części. Głównym celem statycznej analizy taktowania jest sprawdzenie, czy pomimo tych możliwych zmian wszystkie sygnały nie dotrą ani za wcześnie, ani za późno, a zatem można zapewnić prawidłowe działanie obwodu.

Ponieważ STA jest w stanie zweryfikować każdą ścieżkę, może wykryć inne problemy, takie jak usterki , powolne ścieżki i przekrzywienie zegara .

Definicje

Ścieżka krytyczna jest zdefiniowana jako ścieżka między wejściem a wyjściem z maksymalnym opóźnieniem. Po obliczeniu taktowania obwodu za pomocą jednej z poniższych technik, ścieżkę krytyczną można łatwo znaleźć za pomocą metody traceback .
Czas przybycia sygnału to czas, jaki upłynął, zanim sygnał dotarł do określonego punktu. Odniesienie lub czas 0,0 jest często traktowany jako czas nadejścia sygnału zegarowego. Aby obliczyć czas przybycia, obliczenie opóźnienia wszystkich elementów na trasie. Czasy przybycia, a właściwie prawie wszystkie czasy w analizie synchronizacji, są zwykle utrzymywane jako para wartości - najwcześniejszy możliwy czas, w którym sygnał może się zmienić, i najpóźniejszy.
Innym przydatnym pojęciem jest wymagany czas . Jest to ostatni moment, w którym sygnał może dotrzeć bez wydłużania cyklu zegara, niż jest to pożądane. Obliczenie wymaganego czasu odbywa się w następujący sposób: na każdym wyjściu pierwotnym wymagane czasy narastania/opadania są ustawiane zgodnie ze specyfikacją dostarczoną do obwodu. Następnie przeprowadzane jest wsteczne przechodzenie topologiczne, przetwarzając każdą bramkę, gdy znane są wymagane czasy we wszystkich jej rozgałęzieniach.
Luz związany z każdym połączeniem to różnica między wymaganym czasem a czasem przybycia. Dodatni luz s w pewnym węźle oznacza, że czas dotarcia do tego węzła może zostać zwiększony o s , bez wpływu na całkowite opóźnienie obwodu. I odwrotnie, ujemny luz oznacza, że ścieżka jest zbyt wolna i ścieżka musi zostać przyspieszona (lub opóźniony sygnał odniesienia), jeśli cały obwód ma pracować z żądaną prędkością.

Narożniki i STA

Dość często projektanci będą chcieli zakwalifikować swój projekt w wielu warunkach. Zachowanie obwodu elektronicznego często zależy od różnych czynników w jego otoczeniu, takich jak temperatura lub lokalne wahania napięcia. W takim przypadku albo STA musi zostać wykonana dla więcej niż jednego takiego zestawu warunków, albo STA musi być przygotowana do pracy z zakresem możliwych opóźnień dla każdego składnika, w przeciwieństwie do pojedynczej wartości.

Za pomocą odpowiednich technik scharakteryzowano wzorce zmian warunków i zarejestrowano ich ekstrema. Każdy warunek ekstremalny można nazwać narożnikiem . Ekstremalne charakterystyki ogniwa można uznać za „rogi procesu, napięcia i temperatury (PVT)”, a skrajne charakterystyki sieci można uznać za „rogi ekstrakcji”. Następnie każdy wzór kombinacji rogów ekstrakcji PVT jest określany jako „kąt czasowy”, ponieważ reprezentuje punkt, w którym czas będzie ekstremalny. Jeśli projekt działa w każdych warunkach ekstremalnych, to przy założeniu monotoniczności zachowanie, projekt jest również kwalifikowany dla wszystkich punktów pośrednich.

Użycie narożników w statycznej analizie taktowania ma kilka ograniczeń. Może to być zbyt optymistyczne, ponieważ zakłada idealne śledzenie: jeśli jedna bramka jest szybka, zakłada się, że wszystkie bramki są szybkie, lub jeśli napięcie dla jednej bramki jest niskie, to jest również niskie dla wszystkich pozostałych. Rzuty rożne mogą być również zbyt pesymistyczne, ponieważ w najgorszym przypadku rzadko się zdarzają. Na przykład w układzie scalonym może nie być rzadkością posiadanie jednej warstwy metalu na cienkim lub grubym końcu dozwolonego zakresu, ale bardzo rzadko zdarza się, aby wszystkie 10 warstw miało tę samą granicę, ponieważ są one wytwarzane niezależnie . Statystyczna STA, która zastępuje opóźnienia rozkładami, a śledzenie korelacją, oferuje bardziej wyrafinowane podejście do tego samego problemu.

Najbardziej znane techniki STA

W statycznej analizie taktowania słowo statyczny nawiązuje do faktu, że ta analiza taktowania jest przeprowadzana w sposób niezależny od wejścia i ma na celu znalezienie najgorszego przypadku opóźnienia obwodu we wszystkich możliwych kombinacjach wejść. Wydajność obliczeniowa (liniowa w liczbie krawędzi na wykresie) takiego podejścia spowodowała jego szerokie zastosowanie, mimo że ma pewne ograniczenia. Metoda, która jest powszechnie określana jako PERT, jest powszechnie stosowana w STA. Jednak PERT jest mylącą nazwą, a tak zwana metoda PERT omawiana w większości literatury dotyczącej analizy czasowej odnosi się do metody ścieżki krytycznej (CPM), który jest szeroko stosowany w zarządzaniu projektami. Podczas gdy metody oparte na CPM są obecnie dominujące, inne metody przechodzenia przez wykresy obwodów, takie jak przeszukiwanie w głąb , były używane przez różne analizatory czasowe.

Analiza taktowania interfejsu

Wiele typowych problemów w projektowaniu chipów jest związanych z taktowaniem interfejsów między różnymi komponentami projektu. Mogą one wynikać z wielu czynników, w tym niekompletnych modeli symulacyjnych, braku przypadków testowych do prawidłowej weryfikacji taktowania interfejsu, wymagań dotyczących synchronizacji, nieprawidłowych specyfikacji interfejsu oraz braku zrozumienia przez projektanta komponentu dostarczanego jako „czarna skrzynka”. Istnieją wyspecjalizowane narzędzia CAD zaprojektowane specjalnie do analizy taktowania interfejsów, podobnie jak istnieją specjalne narzędzia CAD do sprawdzania, czy implementacja interfejsu jest zgodna ze specyfikacją funkcjonalną (przy użyciu technik takich jak sprawdzanie modelu ).

Statystyczna analiza czasu statycznego (SSTA)

Statystyczna analiza czasu statycznego (SSTA) to procedura, która staje się coraz bardziej niezbędna do radzenia sobie ze złożonością procesów i zmian środowiskowych w układach scalonych.

Zobacz też

Notatki

Podręcznik automatyzacji projektowania elektronicznego dla układów scalonych , Lavagno, Martin i Scheffer, ISBN 0-8493-3096-3 Badanie w tej dziedzinie. Ten artykuł pochodzi z tomu II, rozdział 8, „Static Timing Analysis” autorstwa Sachina Sapatnekara, za pozwoleniem.
Static Timing Analysis for Nanometer Designs , R. Chadha i J. Bhasker, ISBN 978-0-387-93819-6 , Springer, 2009.