Strukturalna platforma ASIC

Strukturalny ASIC to technologia pośrednia między ASIC a FPGA , oferująca wysoką wydajność, charakterystyczną dla ASIC i niski koszt NRE , charakterystyczny dla FPGA. Korzystanie ze strukturalnego układu ASIC umożliwia szybkie wprowadzanie produktów na rynek, obniżenie kosztów i łatwe projektowanie.

W FPGA interkonekty i bloki logiczne są programowalne po wyprodukowaniu , oferując dużą elastyczność projektowania i łatwość debugowania w prototypowaniu. Jednak zdolność FPGA do implementacji dużych obwodów jest ograniczona, zarówno pod względem wielkości, jak i szybkości, ze względu na złożoność programowalnego trasowania i znaczną przestrzeń zajmowaną przez elementy programistyczne, np. SRAM , MUX . Z drugiej strony przepływ projektowy ASIC jest kosztowny. Każdy inny projekt wymaga zupełnie innego zestawu masek. Strukturalny układ ASIC jest rozwiązaniem pomiędzy tymi dwoma rozwiązaniami. Ma zasadniczo taką samą strukturę jak układ FPGA, ale można go programować za pomocą maski zamiast programowania w terenie, konfigurując jedną lub kilka warstw między warstwami metalu. Każdy bit konfiguracyjny SRAM można zastąpić przez wybór umieszczenia przelotki między metalowymi stykami.

Wielu sprzedawców komercyjnych wprowadziło strukturyzowane produkty ASIC. Mają szeroki zakres konfigurowalności, od pojedynczej warstwy przelotowej do 6 metalowych i 6 warstw przelotowych. Altera , Nextreme firmy eASIC to przykłady komercyjnych układów ASIC o strukturze.

Zobacz też

• Tablica bramek
• Altera Corp - „ Strukturyzowane układy ASIC HardCopy II ”
• eASIC Corp — „ Strukturyzowany układ ASIC Nextreme ”

• Chun Hok Ho i in. - " Floating Point FPGA: Architektura i modelowanie "
• Chun Hok Ho i in. - " HYBRYDOWY FPGA SPECYFICZNY DOMEN: ARCHITEKTURA I APLIKACJE ZMIENNOPRZECINKOWE "
• Steve Wilton i in. - „ Syntezowalna, zorientowana na ścieżkę danych, osadzona struktura FPGA ”
• Steve Wilton i in. - „ Syntezowalna, zorientowana na ścieżkę danych, osadzona struktura FPGA dla aplikacji do debugowania krzemu ”
• Andy Ye i Jonathan Rose — „ Wykorzystanie połączeń opartych na magistrali w celu poprawy gęstości programowalnej przez użytkownika macierzy bramek do implementacji obwodów ścieżki danych ”
• Ian Kuon, Aaron Egier i Jonathan Rose - „ Projektowanie, układ i weryfikacja układu FPGA przy użyciu zautomatyzowanych narzędzi ”
• Ian Kuon, Russell Tessier i Jonathan Rose – „ Architektura FPGA: badanie i wyzwania ”
• Ian Kuon i Jonathan Rose – „ Pomiar luki między układami FPGA i ASIC ”
• Stephane Badel i Elizabeth J. Brauer — „ Implementacja struktury ASIC Fabric przy użyciu programowalnych różnicowych komórek MCML ”
• Kanupriya Gulati, Nikhil Jayakumar i Sunil P. Khatri - „ Strukturyzowane podejście do projektowania ASIC z wykorzystaniem logiki tranzystora przepustowego ”
• Hee Kong Phoon, Matthew Yap i Chuan Khye Chai — „ Wysoce kompatybilny projekt architektury dla optymalnej migracji FPGA do ustrukturyzowanego ASIC ”
• Yajun Ran i Małgorzata Marek-Sadowska – „ Projektowanie konfigurowalnych bloków logicznych dla zwykłej tkaniny ”
• R. Reed Taylor i Herman Schrnit — „ Tworzenie ustrukturyzowanego ASIC z uwzględnieniem zasilania ”
• Jennifer L. Wong, Farinaz Kourshanfar i Miodrag Potkonjak — „ Elastyczny układ ASIC: współdzielone maskowanie dla wielu procesorów multimedialnych ”

Linki zewnętrzne: eda.ee.ucla.edu/EE201A-04Spring/ASICslides.ppt