Pętla z blokadą opóźnienia
W elektronice pętla synchronizacji opóźnienia (DLL) jest obwodem pseudocyfrowym podobnym do pętli synchronizacji fazowej (PLL), z tą główną różnicą, że nie ma wewnętrznego oscylatora sterowanego napięciem , zastąpionego linią opóźniającą.
Biblioteki DLL można użyć do zmiany fazy sygnału zegara (sygnału z okresowym przebiegiem fali ), zwykle w celu poprawienia prawidłowej charakterystyki czasowej układów scalonych (takich jak urządzenia DRAM ) od wzrostu zegara do danych wyjściowych . Biblioteki DLL mogą być również używane do odzyskiwania zegara (CDR). Z zewnątrz bibliotekę DLL można postrzegać jako ujemną bramkę opóźniającą umieszczoną na ścieżce zegara obwodu cyfrowego.
Głównym składnikiem biblioteki DLL jest łańcuch opóźnień składający się z wielu bramek opóźniających połączonych wyjście-wejście. Wejście łańcucha (a tym samym biblioteki DLL) jest podłączone do zegara, który ma być ujemnie opóźniony. Multiplekser jest podłączony do każdego etapu łańcucha opóźniającego; obwód sterujący automatycznie aktualizuje selektor tego multipleksera, aby wytworzyć ujemny efekt opóźnienia. Wyjściem biblioteki DLL jest wynikowy, ujemnie opóźniony sygnał zegara.
Innym sposobem na zobaczenie różnicy między bibliotekami DLL i PLL jest to, że biblioteka DLL wykorzystuje blok o zmiennej fazie (=opóźnienie), podczas gdy PLL wykorzystuje blok o zmiennej częstotliwości.
Biblioteka DLL porównuje fazę swojego ostatniego wyjścia z zegarem wejściowym, aby wygenerować sygnał błędu, który jest następnie całkowany i przesyłany zwrotnie jako kontrola do wszystkich elementów opóźniających. Integracja pozwala zejść błędowi do zera przy zachowaniu sygnału sterującego, a tym samym opóźnień tam, gdzie muszą być dla synchronizacji fazowej. Ponieważ sygnał sterujący bezpośrednio wpływa na fazę, to wszystko, czego potrzeba.
Układ PLL porównuje fazę swojego oscylatora z sygnałem wejściowym, aby wygenerować sygnał błędu, który jest następnie całkowany w celu wytworzenia sygnału sterującego dla oscylatora sterowanego napięciem . Sygnał sterujący wpływa na częstotliwość oscylatora, a faza jest całką częstotliwości, więc drugie całkowanie jest nieuchronnie wykonywane przez sam oscylator.
W żargonie systemów sterowania, biblioteka DLL jest pętlą o jeden stopień niżej w kolejności i typie w stosunku do PLL, ponieważ brakuje jej współczynnika 1/s w kontrolowanym bloku: linia opóźniająca ma funkcję transferu faza/faza -w tym jest tylko stałą, funkcja transferu VCO to zamiast G VCO /s. W porównaniu dokonanym w poprzednich zdaniach (które odpowiadają rysunkowi, w którym zastosowano integrator, a nie wzmocnienie płaskie), DLL jest pętlą 1. rzędu i typu 1, a PLL 2. rzędu i typu 2. Bez całkowanie sygnału błędu, biblioteka DLL byłaby rzędu 0 i typu 0, a PLL 1. kolejności i typu 1.
Liczba elementów w łańcuchu opóźnień musi być parzysta, w przeciwnym razie cykl pracy zegara w węzłach pośrednich łańcucha może stać się nieregularny.
Gdyby 2N +1 było -nieparzystą- liczbą etapów, 50% cykl pracy wynosiłby czasami N/(2N+1), czasami (N+1)/(2N+1), po drganiach sygnał błędu wokół wartości odpowiadającej idealnemu zamkowi.
Nazywając 2N liczbą etapów łańcucha DLL, łatwo zauważyć, że powyższy rysunek zmieniłby się z DLL na PLL, zablokowany na tej samej fazie i częstotliwości, gdyby wprowadzono następujące modyfikacje:
- dzieląc przez dwa liczbę etapów
- uczynienie jednego ze stopni odwróconym
- podłączenie wejścia łańcucha stopni do jego wyjścia zamiast do zegara odniesienia.
Powstały łańcuch staje się oscylatorem pierścieniowym z okresem równym opóźnieniu poprzedniego łańcucha, a pętla blokuje się na tym samym zegarze odniesienia z tym samym poziomem sygnału błędu.
Kolejność i typ pętli są zwiększane o jeden. Można ponadto zauważyć, że w przypadku wybrania integratora zamiast wzmocnienia płaskiego, możliwa do uzyskania pętla PLL jest niestabilna.
Przesunięcie fazowe można określić albo w wartościach bezwzględnych (w jednostkach bramki łańcucha opóźnień), albo jako proporcję okresu zegara, albo jedno i drugie.
Zobacz też
Delay Lock Loop został opracowany przez JJ Spilkera, JR. i DT Magill, "The delay-lock discriminator - optymalna śledząca urządzenie", Proc. IRE, t. 49, s. 1403–1416, wrzesień 1961.