Logika zakończona serią pośrednią
Stub Series Terminated Logic ( SSTL ) to grupa standardów elektrycznych do sterowania liniami transmisyjnymi powszechnie używanymi w układach scalonych i modułach pamięci DDR opartych na DRAM . SSTL jest przeznaczony przede wszystkim do obsługi modułów SDRAM DDR (double data-rate) używanych w pamięci komputera ; jest jednak również używany w innych zastosowaniach, zwłaszcza w niektórych PCI Express i innych szybkich urządzeniach.
Zdefiniowano cztery poziomy napięcia dla SSTL:
- SSTL_3, 3,3 V, określone w EIA/JESD8-8 1996
- SSTL_2, 2,5 V, zdefiniowany w EIA/JESD8-9B 2002, używany między innymi w NRD .
- SSTL_18, 1,8 V, zdefiniowany w EIA/JESD8-15A, używany między innymi w DDR2 .
- SSTL_15, 1,5 V, używany między innymi w DDR3 .
SSTL_3 używa odniesienia 0,45 * VDDQ (1,5 V). SSTL_2 i SSTL_18 odwołują się do napięcia, które jest dokładnie VDDQ / 2 (odpowiednio 1,25 V i 0,9 V).
SSTL_3 i SSTL_2 obsługują dwie klasy zakończeń (obciążenie 50 omów lub 25 omów). SSTL_18 obsługuje tylko jeden (obciążenie 25 omów).
Zobacz też
Linki zewnętrzne
Linki do strony głównej JEDEC; wymagać (darmowego) logowania: