Proces 3 nm

W produkcji półprzewodników proces 3 nm jest kolejnym obkurczaniem matrycy po 5-nanometrowym węźle technologicznym MOSFET (tranzystor polowy metal-tlenek-półprzewodnik) . Od 2022 r. tajwański producent chipów TSMC planuje wprowadzić do produkcji seryjnej 3 nm węzeł półprzewodnikowy o nazwie N3 w drugiej połowie 2022 r. Ulepszony proces chipowy 3 nm o nazwie N3E może rozpocząć produkcję w 2023 r. Południowokoreański producent chipów Samsung oficjalnie ukierunkował się na ten sam przedział czasowy co TSMC (stan na maj 2022 r.) z rozpoczęciem produkcji 3 nm w pierwszej połowie 2022 r. przy użyciu technologii procesowej 3GAE oraz z procesem 3 nm drugiej generacji (nazwanym 3GAP) w 2023 r., podczas gdy według innych źródeł Proces 3 nm Samsunga zadebiutuje w 2024 roku. Amerykański producent Intel planuje rozpocząć produkcję 3 nm w 2023 roku.

Proces 3 nm firmy Samsung jest oparty na technologii GAAFET (tranzystor polowy z bramką wszechstronną), rodzaju technologii MOSFET z wieloma bramkami , podczas gdy proces 3 nm firmy TSMC będzie nadal wykorzystywał technologię FinFET (tranzystor polowy z efektem płetwy), pomimo TSMC opracowywanie tranzystorów GAAFET. W szczególności Samsung planuje użyć własnego wariantu GAAFET o nazwie MBCFET (tranzystor polowy z kanałem wielomostkowym). Proces Intela nazwany „Intel 3” bez przyrostka „nm” będzie wykorzystywał udoskonaloną, ulepszoną i zoptymalizowaną wersję technologii FinFET w porównaniu z poprzednimi węzłami procesowymi pod względem wydajności uzyskanej na wat, wykorzystania litografii EUV oraz poprawy mocy i obszaru .

Termin „3 nanometry” nie ma związku z żadną rzeczywistą cechą fizyczną (taką jak długość bramki, skok metalu lub skok bramki) tranzystorów. Zgodnie z przewidywaniami zawartymi w aktualizacji International Roadmap for Devices and Systems z 2021 r. opublikowanej przez IEEE Standards Association Industry Connection, oczekuje się, że węzeł 3 nm będzie miał kontaktową bramkę o szerokości 48 nanometrów i najciaśniejszy metal o szerokości 24 nanometrów. Jednak w rzeczywistej praktyce handlowej „3 nm” jest używane głównie jako termin marketingowy przez poszczególnych producentów mikroczipów w odniesieniu do nowej, ulepszonej generacji krzemowych układów scalonych pod względem zwiększonej gęstości tranzystorów (tj. wyższego stopnia miniaturyzacji), zwiększona prędkość i zmniejszone zużycie energii. Co więcej, nie ma ogólnobranżowej zgody między różnymi producentami co do tego, jakie liczby definiują węzeł 3 nm. Zazwyczaj producent chipa odwołuje się do swojego poprzedniego węzła procesu (w tym przypadku procesu 5 nm ) dla porównania. Na przykład firma TSMC stwierdziła, że ​​jej układy 3 nm FinFET zmniejszą zużycie energii o 25-30% przy tej samej prędkości, zwiększą prędkość o 10-15% przy tej samej mocy i zwiększą gęstość tranzystorów o około 33% w porównaniu z jej poprzednie chipy FinFET 5 nm. Z drugiej strony Samsung stwierdził, że jego proces 3 nm zmniejszy zużycie energii o 45%, poprawi wydajność o 23% i zmniejszy powierzchnię o 16% w porównaniu z poprzednim procesem 5 nm.

EUV stoi przed nowymi wyzwaniami przy 3 nm, które prowadzą do wymaganego wykorzystania multipatterningu .

Historia

Demonstracje badań i technologii

W 1985 roku zespół badawczy Nippon Telegraph and Telephone (NTT) wyprodukował urządzenie MOSFET ( NMOS ) o długości kanału 150 nm i grubości tlenku bramki 2,5 nm. W 1998 roku zespół badawczy Advanced Micro Devices (AMD) wyprodukował urządzenie MOSFET (NMOS) o długości kanału 50 nm i grubości tlenku 1,3 nm.

W 2003 roku zespół badawczy w NEC wyprodukował pierwsze tranzystory MOSFET o długości kanału 3 nm, wykorzystując procesy PMOS i NMOS . W 2006 roku zespół z Koreańskiego Instytutu Zaawansowanej Nauki i Technologii (KAIST) oraz National Nano Fab Center opracował wielobramkowy MOSFET o szerokości 3 nm, najmniejsze na świecie urządzenie nanoelektroniczne , oparte na uniwersalnej bramce ( GAAFET ). technologia.

Historia komercjalizacji

Pod koniec 2016 r. TSMC ogłosiło plany budowy zakładu produkującego półprzewodniki węzłowe 5 nm – 3 nm przy współfinansowaniu inwestycji w wysokości około 15,7 mld USD.

W 2017 roku TSMC ogłosiło, że rozpocznie budowę zakładu produkcji półprzewodników 3 nm w Tainan Science Park na Tajwanie. TSMC planuje rozpocząć seryjną produkcję węzła procesowego 3 nm w 2023 roku.

Na początku 2018 roku IMEC (Interuniversity Microelectronics Centre) i Cadence oświadczyły, że nagrały chipy testowe 3 nm, używając litografii w ekstremalnym ultrafiolecie (EUV) i litografii zanurzeniowej 193 nm .

Na początku 2019 roku Samsung przedstawił plany produkcji 3 nm GAAFET ( tranzystory polowe z bramką wszechstronną ) w węźle 3 nm w 2021 roku, przy użyciu własnej struktury tranzystora MBCFET, która wykorzystuje nanocząsteczki; zapewnia wzrost wydajności o 35%, zmniejszenie mocy o 50% i zmniejszenie powierzchni o 45% w porównaniu z 7 nm. Mapa drogowa Samsunga dotycząca półprzewodników obejmowała również produkty w „węzłach” 8, 7, 6, 5 i 4 nm.

W grudniu 2019 roku Intel ogłosił plany produkcji 3 nm w 2025 roku.

W styczniu 2020 roku Samsung ogłosił produkcję pierwszego na świecie prototypu procesu 3 nm GAAFET i powiedział, że celuje w masową produkcję w 2021 roku.

W sierpniu 2020 r. TSMC ogłosiło szczegóły swojego procesu N3 3 nm, który jest raczej nowy niż ulepszenie procesu N5 5 nm. W porównaniu z procesem N5 proces N3 powinien oferować wzrost wydajności o 10–15% (1,10–1,15×) lub zmniejszenie zużycia energii o 25–35% (1,25–1,35×) przy 1,7-krotnym wzroście logiki gęstość (współczynnik skalowania 0,58), wzrost o 20% (współczynnik skalowania 0,8) gęstości komórek SRAM i wzrost gęstości obwodów analogowych o 10%. Ponieważ wiele projektów zawiera znacznie więcej pamięci SRAM niż logiki (powszechny stosunek to 70% SRAM do 30% logiki), oczekuje się, że skurcz matrycy wyniesie tylko około 26%. TSMC planuje produkcję seryjną w drugiej połowie 2022 roku.

W lipcu 2021 r. firma Intel przedstawiła zupełnie nową mapę drogową technologii procesowej, zgodnie z którą proces Intel 3, drugi węzeł firmy korzystający z EUV i ostatni wykorzystujący FinFET przed przejściem na architekturę tranzystorową Intel RibbonFET, ma wejść w fazę produkcji produktu w lipcu 2021 r. druga połowa 2023 r.

W październiku 2021 roku Samsung skorygował wcześniejsze plany i ogłosił, że firma ma rozpocząć produkcję pierwszych projektów chipów opartych na 3 nm dla swoich klientów w pierwszej połowie 2022 roku, podczas gdy druga generacja 3 nm ma się rozpocząć w 2023 roku.

W czerwcu 2022 r., podczas Sympozjum Technologicznego TSMC, firma podzieliła się szczegółami swojej technologii procesowej N3E, której produkcja seryjna planowana jest na drugą połowę 2023 r.: 1,6-krotnie większa gęstość tranzystorów logicznych, 1,3-krotnie większa gęstość tranzystorów chipowych, 10-15% wyższa wydajność przy mocy iso lub 30-35% niższa moc przy wydajności iso w porównaniu z technologią procesową TSMC N5 v1.0, technologią FinFLEX, umożliwiającą mieszanie bibliotek o różnych wysokościach ścieżek w obrębie bloku itp. TSMC wprowadził również nowych członków rodziny procesów 3 nm: wariant o dużej gęstości N3S, wysokowydajne warianty N3P i N3X oraz N3RF do zastosowań RF.

W czerwcu 2022 roku Samsung rozpoczął „wstępną” produkcję energooszczędnego, wysokowydajnego chipa przy użyciu technologii procesowej 3 nm z architekturą GAA. Według źródeł branżowych Qualcomm zarezerwował część mocy produkcyjnych 3 nm od Samsunga.

25 lipca 2022 r. Samsung świętował pierwszą dostawę chipów Gate-All-Around 3 nm do chińskiej firmy wydobywającej kryptowaluty PanSemi. Okazało się, że nowo wprowadzona technologia procesowa 3 nm MBCFET oferuje o 16% większą gęstość tranzystorów, o 23% wyższą wydajność lub o 45% niższy pobór mocy w porównaniu z nieokreśloną technologią procesową 5 nm. Cele drugiej generacji technologii procesowej 3 nm obejmują nawet o 35% wyższą gęstość tranzystorów, dalsze zmniejszenie poboru mocy nawet o 50% lub wyższą wydajność o 30%.

29 grudnia 2022 r. TSMC ogłosiło, że produkcja masowa z wykorzystaniem technologii procesowej 3 nm N3 jest w toku z dobrą wydajnością. Firma planuje rozpocząć produkcję seryjną przy użyciu udoskonalonej technologii procesowej 3 nm o nazwie N3E w drugiej połowie 2023 roku.

W grudniu 2022 roku na konferencji IEDM 2022 TSMC ujawniło kilka szczegółów na temat swoich technologii procesowych 3 nm: rozstaw kontaktowej bramki N3 wynosi 45 nm, minimalny rozstaw metalu N3E to 23 nm, a powierzchnia komórki SRAM to 0,0199 μm² dla N3 i 0,021 μm² dla N3E (taki sam jak w N5). W przypadku procesu N3E, w zależności od liczby żeber w ogniwach użytych do projektowania, skalowanie powierzchni w porównaniu z ogniwami żebrowymi N5 2-2 wynosi od 0,64x do 0,85x, wzrost wydajności waha się od 11% do 32%, a oszczędność energii waha się od 12% do 30% (liczby odnoszą się do rdzenia Cortex-A72). Technologia FinFlex firmy TSMC umożliwia mieszanie komórek o różnej liczbie żeber w jednym chipie.

Raportując z IEDM 2022, ekspert branży półprzewodnikowej, Dick James, stwierdził, że procesy 3 nm TSMC oferowały jedynie stopniowe ulepszenia, ponieważ osiągnięto limity wysokości żeber, długości bramki i liczby żeber na tranzystor (pojedyncze żebro). Po wdrożeniu takich funkcji, jak pojedyncza przerwa dyfuzyjna, kontakt nad aktywną bramką i FinFlex, nie będzie już miejsca na ulepszenia technologii procesowych opartych na FinFET.

Węzły procesowe 3 nm

	SAMSUNG		TSMC		Intel
Nazwa procesu	3GAE	3GAP	N3	N3E	3
Typ tranzystora	MBCFET	MBCFET	FinFET	FinFET	FinFET
Gęstość tranzystora (MTr/mm 2 )	150	195	220	180	Nieznany
Rozmiar komórki bitowej SRAM (μm 2 )	Nieznany	Nieznany	0,0199	0,021	Nieznany
Skok bramki tranzystora (nm)	40	Nieznany	45	Nieznany	Nieznany
Rozstaw połączeń (nm)	32	Nieznany	Nieznany	23	Nieznany
Stan wydania	2022 ryzyko produkcja 2022 produkcja 2022 wysyłka	produkcja 2023	2021 produkcja obarczona ryzykiem 2022 produkcja wolumenowa 2023 1 poł. 2023 wysyłka dla przychodów	produkcja 2023	2023 produkcja produktu H2 2024 produkcja Xeonów

Dalsza lektura

• Lapedus, Mark (21 czerwca 2018), „Big Trouble At 3nm” , semiengineering.com
•    Bae, Geumjong; Bae, D.-I.; Kang, M.; Hwang SM; Kim, SS; Seo, B.; Kwon, TY; Lee, TJ; Księżyc, C .; Choi, YM; Oikawa, K.; Masuoka, S.; Chun, Kentucky; Park, SH; Shin, HJ; Kim, JC; Bhuwalka, KK; Kim, DH; Kim, WJ; Yoo, J.; Jeon, HY; Yang, MS; Chung, S.-J.; Kim, D.; Szynka, BH; Park, KJ; Kim, WD; Park, SH; Pieśń, G.; i in. (grudzień 2018), „Technologia 3 nm GAA z wielokanałowym FET dla zastosowań o niskim poborze mocy i wysokiej wydajności”, 2018 IEEE International Electron Devices Meeting (IEDM) (artykuł konferencyjny), s. 28.7.1–28.7.4, doi : 10.1109/IEDM.2018.8614629 , ISBN 978-1-7281-1987-8 , S2CID 58673284

Linki zewnętrzne

• Proces litograficzny 3 nm

Poprzedzony 5 nm ( FinFET )

Proces wytwarzania urządzeń półprzewodnikowych MOSFET

Wyprzedził o 2 nm ( GAAFET )